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Diese Analyseebene ist möglicherweise nicht für jeden möglichen Parameter erforderlich, nur weil erfahrene Designer aus dem Kontext der Funktionalität eines Chips wissen können, welche Spezifikationen am wichtigsten sind. Die ausführbare Spezifikationsbibliothek macht es jedoch einfach, eine schnelle Definition des kompletten Satzes zu erstellen und regressiv sicherzustellen, dass bei der Entwicklung des Designs und der Verfeinerung und optimierten Entwicklung nichts durch die Risse fällt. Es gibt dem Chip-Architekten auch die Möglichkeit, Was-wäre-wenn-Spiele auf einem Höheren Niveau als die Schaltungen zu spielen, die entworfen wurden, um sicherzustellen, dass Schaltungsblöcke gut miteinander integriert werden. Ein mathematisches Modell beinhaltet zu viel Speicher auf der angegebenen Chiparchitektur. Weist Sie ihre eigene Website, um mehr Crapware herunterladen. Der von Sony, Toshiba und IBM entwickelte CBEA wurde als Chiparchitektur der nächsten Generation für multimediale und rechenintensive Verarbeitung konzipiert [15,16]. Es wurde zum ersten Mal in der Sony PlayStation 3 Spielkonsole verwendet. Derzeit bietet IBM den PowerXCell 8i Prozessor auf Basis des CBEA an, der in Roadrunner, dem weltweit ersten Petaflop-Supercomputer, zum Einsatz kommt. Die Einschränkungen und Designherausforderungen, die mit vorhandenen NoC-Architekturen verbunden sind, werden in [4] erläutert. In diesem Kapitel werden Wechselwirkungen zwischen verschiedenen offenen Forschungsproblemen des NoC-Paradigmas hervorgehoben. Herkömmliche NoCs verwenden Multi-Hop-Paket-Switched-Kommunikation. Bei jedem Hop geht das Datenpaket über einen komplexen Router/Switch, der einen erheblichen Stromverbrauch und durch Satz und Latenzaufwand beisteuert. Um die Leistung zu verbessern, wird das Konzept der virtuellen Expresskanäle in [5] eingeführt.

Durch die Verwendung virtueller Express-Lanes zum Verbinden entfernter Kerne im Netzwerk ist es möglich, den Router-Overhead an Zwischenknoten zu vermeiden und dadurch die NoC-Leistung in Bezug auf Leistung, Latenz und Durchsatz zu verbessern. Die Leistung wird weiter verbessert, indem ultra-niedrige Latenz, Multi-Drop-On-Chip-Global-Linien (G-Linien) für Strömungssteuerungssignale integriert werden. Es wurde gezeigt, dass NoCs eine bessere Leistung erbringen, indem kabelgebundene Verbindungen mit großer Reichweite nach den Prinzipien kleiner Weltdiagramme eingesetzt werden.